Percobaan 1 :
Module D'Lorenzo :
.jpeg)
1. Saklar SPDT
SPDT (Single Pole Double Throw), merupakan golongan saklar yang memiliki 3 terminal. Jenis saklar ini dapat digunakan sebagai saklar pemilih. Contohnya, saklar pemilih tegangan input adaptor yaitu 110V atau 220V.
Spesifikasi :
Wideband (DC to 1 GHz)
Low through loss (1 dB typical at 200 MHz)
Unused input is terminated internally in 50
Excellent overload capability (1 dB gain compression point +18 dBm at 300 MHz)
Low DC power (170 A from 5 V supply)
Fast switching (20 ns typical)
Good isolation (off channel isolation 60 dB at 100 MHz)
Low distortion (IP3 intercept +33 dBm)
Good 50 match (return loss 18 dB at 400 MHz)
Full ESD protection
Bidirectional operation
Low through loss (1 dB typical at 200 MHz)
Unused input is terminated internally in 50
Excellent overload capability (1 dB gain compression point +18 dBm at 300 MHz)
Low DC power (170 A from 5 V supply)
Fast switching (20 ns typical)
Good isolation (off channel isolation 60 dB at 100 MHz)
Low distortion (IP3 intercept +33 dBm)
Good 50 match (return loss 18 dB at 400 MHz)
Full ESD protection
Bidirectional operation
2. JK Flip-Flop
JK flip-flop merupakan flip flop yang dibangun berdasarkan pengembangan dari RS flip-flop. JK flip-flop sering diaplikasikan sebagai komponen dasar suatu counter atau pencacah naik (up counter) ataupun pencacah turun (down counter). JK flip flop dalam penyebutanya di dunia digital sering di tulis dengan simbol JK -FF. Dalam artikel yang sedikit ini akan diuraikan cara membangun sebuah JK flip-flop menggunakan komponen utama berupa RS flip-flop.
Tabel Kebenaran :
Pada percobaan 1 ini, kita menggunakan 4 buah JK flip flop dengan inputan 4 bit, dan menggunakan counter asynchronous. Pada rangkaian ini kita hanya menggunakan 1 buah clock yang dihubungkan ke JK flip flop pertama dan JK flip flop selanjutnya input clock akan terhubung pada output flip flop sebelumnya. Jadi pada rangkaian asynchronous ini output masing-masing flip flop akan menghasilkan bilangan biner secara tidak berurutan. Tetapi pada rangkaian ini angka binernya akan berurutan dari kiri ke kanan, hingga didapatkan pada jk flip flop yang terakhir. Pada switch SPDT kita menggunakan logika 1 dan diteruskan pada kaki reset dan set. Hingga clock akan terus berjalan dan menghasilkan ouput yang berbeda (logika 0 dan logika 1).
1. Analisa output percobaan berdasarkan ic yang digunakan
Jawab:
Berdasarkan percobaan yang dilakukan ic yang digunakan adalah 74LS112 yang merupakan sebuah JK flipflop. pada JK flipflop ini memiliki Inputan berupaa set (s), reset (R), J, K dan clok dan outputannya yaitu Q dan Q'. pada rangkan Percobaan Inputan R dan s dihubung secara keseluruhan pada saklar sw- spdt yang telah terhubung dengan power dan ground kemudian inputan JK flipflop dihubungkan pada Power Inputnya clock pada JK flipflop I dihubungkan dengan clock sedangkan 3 JK flipflop lainnya mendapat input dari Q JK flipflop sebelumnya setiap JK flipflop ini dipasang logic probe sebagai pencacah aner 4 Git counter.
Pada rangkain percobaan ini outputan dan lc JK flipflop berupa toogle. clock tersebut hanya di inputan pada JK flipflop Pertama yang dimana inputan clocknya aktiflow yaitu pada kondisi fall time maka outputan dari JK flipflop yg berupa toggle kendalikan oleh kondisi fall time pada masing maging clock.
pada percobaan 1, clock yang mula-mula dan nol ke rise time maka output JK flipflop yang pertama tidak mengalami Perubahan (tetap nol). begitun pun JK flipflop kedua Sampai Keempat (tetap nol), maka output percobaan awal dari nol
clock dalam fall time maka JK flipflop yang paling ujung atau yang pertama akan naik ke 1. pada JK flipflop yang kedua tidak berpengaruh karena la bergantung terhadap Q pada JK flipflop pertama. Sehingga lc kedua ini dalam keadaan rise time sehingga output Ic kedua berlogika nol. begitupun seterusnya sampai lc ke-4
Berdasarkan percobaan dan timing diagram yang telah dibuat di dapatkan perubahan output secara berkala. dimana terdapat delay diseiap perubahan outputnya kama ic ke-2 sampai ke 4 Inputnya saling bergantung terhadap Ic sebelumnya. Sehingga Pada percobaan 1 ini diperoleh kenaikan tersebut dari 0000, ooo1, hingga sampai 1111. kenaikan perhitungan ini disebut counter up karena terdapat kenaikan dari nol sampai 15. atau 0-15.
2 .Analisa sinyal output yang dikeluarkan JK FlipFlop kedua dan ketiga!
Jawab:
Dari rangkain yang dicobakan JK FlipFlop ke 2 sampai ke 4 bergantung pada setiap JK FlipFlop sebelumnya. maksudnya keluaran sinyal dari JK FlipFlop kedua sampai keempat tersebut didapatkan dari output JK FlipFlop sebelumnya.
Output JK FlipFlop kedua diperoleh saat input JK FlipFlop kedua ini mendapatkan Input dari Q output dari JK FlipFlop. Pertama karna clocknya berupa aktif low dan delay time Perubahan output JK FlipFlop kedua sampai ke 4 adalah kelipatan fall time clock dari JK FlipFlop sebelumnya. Berdasarkan ini sinyal output kedua akan berubah ketika mendapatkan inputan dari output Q pada JK FlipFlop. Sehingga didapatkan delay time pada JK FlipFlop ke-2 Ini-outputnya dan kelipatan fall time dari clock pertama, Yaitu fall time clock kedua (kelipatan 1).
Pada JK FlipFlop ketiga sinyal outputnya akan berubah saat Input clock JK FlipFlop mendapat input dari JK FlipFlop kedua dengan output . maka juga terdapat delay time pada keluaran Sinyal JK FlipFlop ketiga yang dimana outputnya, akan berubah dari kelipatan fall time clock kedua yaitu diperoleh fall time clock keempat (4) (kelipatan 2), maka antara sinyal output jk flipflop 2 dan 3 terjadi bergilir.
Link Datasheet 74LS112 Download
Tidak ada komentar:
Posting Komentar